Опрос

В какую группу входит язык AHDL?

Количество голосов: 493

Основная тема сайта — использование языков описания аппаратуры (VHDLVerilog HDL, и др.) при проектировании и моделировании цифровых схем.

Языки описания аппаратуры (HDL) — это алгоритмические языки, которые способны описывать процессы, параллельно протекающие во времени. И это одно из самых необходимых качеств HDL, которое наглядно можно пояснить на простом примере. Пусть имеется два выражения: 
X = 5;
Y = X+5;
Если мы напишем данные выражения в HDL-коде, то эти выражения будут выполняться одновременно, постоянно и независимо от взаимного расположения этих выражений (т. е. если мы поменяем формулы местами, результат не изменится). Ну, а в программном коде выполнится сначала первое выражение, потом второе, а если выражения поменять местами, то результат вообще будет неизвестен, т. к. мы не знаем чему будет равен X в момент подсчета значения Y. Как и языки программирования, языки HDL делятся на низкоуровневые и высокоуровневые.

Языки низкого уровня позволяют тонко оптимизировать проект под конкретные реализации. Применяются в основном в условиях жесткого дефицита логических элементов на кристалле. Как и везде, со снижением себестоимости вентиля или триггера на кристалле, актуальность борьбы за ресурсы кристалла снижается. Но остается вопрос о скоростных возможностях реализуемой схемы (тут речь идет о времени распространения сигнала). Примерами низкоуровневых языков являются — ABEL и PLDASM. Вопрос о принадлежности AHDL к низкоуровневым или высокоуровневым языкам в мире разработчиков решается по-разному, и мнения авторов сайта тоже разделились, поэтому было принято решение вынести данный вопрос на голосование читателей.

Следует сразу сказать, языки HDL высокого уровня по возможностям моделирования вне конкуренции. Кроме того они не ориентированы на конкретную аппаратуру, т. е. ориентация на конкретные реализации может проводиться на заключительных этапах проектирования, путем подключения к проекту HDL-библиотек разных производителей электроники. Ну и как водится в программных языках высокого уровня, в высокоуровневых HDL наблюдается некоторая холостая потеря ресурсов, что также объясняется работой компиляторов, синтезаторов и разводчиков различных САПР. Очень часто можно наблюдать ситуацию, когда синтезатор сообщает об успешном размещении элементов проекта, а разводчик не может поместить этот проект на кристалл. Самыми распространенными HDL-языками высокого уровня являются VHDL и Verilog. Кроме того, набирает силу более молодой и очень перспективный язык — SystemC. 

В отличие от прошлых лет, сейчас достаточно много различной литературы и информации, посвященной языкам описания аппаратуры. Но вспоминая времена дефицита такой информации на русском языке, хочется отметить работы пропагандиста VHDL —Бибило П. Н. и сказать ему спасибо. Авторы сайта начинали осваивать азы VHDL по книгам этого человека.

Что касается данного сайта, то он не является учебником по языкам. Просто люди, для которых HDL стало профессией, решили поделиться своим опытом и знаниями. Если у Вас есть желание поделиться своими мыслями по теме сайта, то пишите нам, и мы обязательно ответим. Вы также можете воспользоваться форумом для разработчиков аппаратуры, пройдя простейшую процедуру регистрации.

Хочется отметить еще один момент, мы не отдаем предпочтение какому-либо одному языку и только Вам решать, какой HDL применить в своих работах. VHDL или Verilog, AHDL или ABEL, SystemC или System Verilog, — у всех есть свои достоинства и недостатки.

Ну что же, как говорится, лед тронулся … Можно сделать уже какие-то выводы по результатам нашего опроса по поводу популярности языков HDL. На первом месте по популярности, как впрочем, и ожидалось, находится VHDL. На втором месте Verilog, причем отставание от VHDL очень большое. На третьем месте находится AHDL. И небольшое количество принявших участие в опросе использует какие-то другие языки. ABEL вообще близок к нулевой отметке.

То, что язык VHDL занял первое место с большим отрывом, нас не удивило. Во первых так сложилось исторически, что VHDL первым попал в нашу страну. Во вторых почти во всех ВУЗах нашей страны стали преподавать только VHDL. Как следствие, большое количество литературы по VHDL и сравнительно небольшое по другим языкам. В третьих на язык VHDL есть отечественный стандарт — ГОСТ Р 50754−95 Язык описания аппаратуры цифровых систем VНDL. Описание языка

Язык Verilog, хоть и отстал с большим отрывом от VHDL, все равно пользуется значительной популярностью. Но тут уже люди, скорее всего, просто убеждены, что Verilog лучше VHDL по каким-то критериям. Одним из таких критериев является то, что в отличии от VHDL, в Verilog не требуется подключать всевозможные библиотеки, в которых можно запутаться.

AHDL привлекает, скорее всего, тем, что он уже изначально был встроен в САПР фирмы Altera, поэтому чего далеко ходить, когда все под рукой. Конечно, тут есть опасность, связанная с привязкой AHDL к микросхемам одной фирмы, чем не страдают Verilog и VHDL.

Про остальные языки тяжело что-либо сказать.

Второй опрос, по поводу принадлежности языка AHDL к какой-либо группе, показывает, что это не язык высокого уровня. Большинство полагает, что AHDL является языком низкого уровня. Примерно такое же количество опрошенных полагают, что AHDL находится где-то посередине между такими языками высокого и низкого уровня.

Результаты предварительные и мы продолжим опрос, но думается, что тенденция останется. Во первых, приверженцы таких языков как Verilog и VHDL вряд ли поставят на одну доску AHDL. Ну, а приверженцев языка AHDL, как видно из первого опроса, не так много.

Давайте посмотрим, какие же стандарты на языки HDL предлагает нам EDA (Electronic Design Automation, автоматизация проектирования электронных приборов). В таблице 1 приведены стандарты, с которыми полезно ознакомиться разработчикам аппаратуры.  

Таблица 1

Обозначение

Ссылки

Описание

IEEE Standard 1076 VHDL

www.eda.org/vasg

VHDL Language Reference Manual

IEEE Standard 1076.1 VHDL-AMS

Расширяет VHDL для моделирования аналоговых схем

IEEE Standard 1076.1.1

mixedsignal.eleg.uark.edu

Описывает ряд пакетов для моделирования аналоговых схем

IEEE Standard 1076.2 VHDL Mathematical Packages

Описывает два пакета math_real и math_complex

IEEE Standard 1076.3 VHDL Synthesis Packages

Описывает два пакета numeric_std и numeric_bit

IEEE Standard 1076.4 VITAL

VITAL — VHDL Initiative Towards ASIC Libraries. 
Специфицирует пакет vital_timing, содержащий типы данных для спецификации задержек распространения сигнала между контактами. Этот стандарт также описывает пакеты vital_primitives и vital_memory

IEEE Standard 1076.6 VHDL Synthesis Interoperability

Спецификация синтезируемого подмножества VHDL

IEEE Standard 1364 Verilog

Спецификация языка Verilog HDL

IEEE Standard 1364.1 Verilog

Спецификация синтезируемого подмножества Verilog HDL

OVI Verilog-AMS

Расширения языка Verilog HDL для аналоговых систем

IEEE Standard 1800 System Verilog

Спецификация на System Verilog

IEEE Standard 1666 System C

Standard System C Language Reference Manual

E-mailmail@allhdl.ru
© allhdl.ru, 2007 - 2015